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在PLD開發(fā)中提高VHDL的綜合質(zhì)量
摘要：介紹可編程邏輯器件的開發(fā)流程，敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發(fā)中的應(yīng)用，給出提高VHDL綜合質(zhì)量的幾點(diǎn)經(jīng)驗(yàn)。引 言
隨著計算機(jī)與微電子技術(shù)的發(fā)展，電子設(shè)計自動化EDA（Electronic Design Automation）和可編程邏輯器件PLD（Programmable Logic Device）的發(fā)展都非常迅速，熟練地利用EDA軟件進(jìn)行PLD器件開發(fā)已成為電子工程師必須掌握的基本技能。先進(jìn)的EDA工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計方法改變?yōu)樽皂斚蛳碌脑O(shè)計方法，以硬件描述語言HDL（Hardware Description Language）來描述系統(tǒng)級設(shè)計，并支持系統(tǒng)仿真和高層綜合。ASIC（Application Specific Integrated Circuit）的設(shè)計與制造，電子工程師在實(shí)驗(yàn)室就可以完成，這都得益于PLD器件的出現(xiàn)及功能強(qiáng)大的EDA軟件的支持�，F(xiàn)在應(yīng)用最廣泛的高密度PLD器件主要是現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array）和復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）。
EDA軟件方面，大體可以分為兩類：
① PLD器件廠商提供的EDA工具。較著名的如：Altera公司的 Max plus II和Quartus II、Xilinx公司的Foundation Series、Latice-Vantis公司的ispEXERT System。
�、� 第三方專業(yè)軟件公司提供的EDA工具。常用的綜合工具軟件有：Synopsys公司的FPGA Compiler II、Exemplar Logic公司的LeonardoSpectrum、Synplicity公司的Synplify。第三方工具軟件是對CPLD/FPGA生產(chǎn)廠家開發(fā)軟件的補(bǔ)充和優(yōu)化，如通常認(rèn)為Max plus II和Quartus II對VHDL/Verilog HDL邏輯綜合能力不強(qiáng)，如果采用專用的HDL工具進(jìn)行邏輯綜合，會有效地提高綜合質(zhì)量。
1 PLD器件的開發(fā)
CPLD/FPGA設(shè)計越來越復(fù)雜，使用硬件描述語言設(shè)計可編程邏輯電路已經(jīng)成為大勢所趨，目前最主要的硬件描述語言是：VHDL(Very High Speed Integrated Circuit HDL)和Verilog HDL。兩種語言都已被確定為IEEE標(biāo)準(zhǔn)。
用VHDL/Verilog HDL語言開發(fā)可編程邏輯電路的完整流程為：
�、� 文本編輯。用任何文本編輯器都可以，但通常在專用的HDL編輯環(huán)境中進(jìn)行。因?yàn)閷I(yè)的集成開發(fā)環(huán)境通常提供各種結(jié)構(gòu)模板，并且可以自定義各種要素（例如關(guān)鍵字、字符串、注釋等）的色彩顯示，提高可讀性，提高輸入效率。
�、� 功能仿真。將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。
�、� 邏輯優(yōu)化與綜合。將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理，即將高層次描述（行為或數(shù)據(jù)流級描述）轉(zhuǎn)化為低層次的網(wǎng)表輸出（寄存器與門級描述），邏輯綜合軟件會生成EDIF（Electronic Design Interchange Format）格式的EDA工業(yè)標(biāo)準(zhǔn)文件。這步在PLD開發(fā)過程中最為關(guān)鍵，影響綜合質(zhì)量的因素有兩個，即代碼質(zhì)量和綜合軟件性能。
�、� 適配與分割。如果整個設(shè)計超出器件的宏單元或I/O單元資源，可以將設(shè)計劃分到多片同系列的器件中。
⑤ 裝配或布局布線。將EDIF文件調(diào)入PLD廠家提供的軟件中進(jìn)行裝配（對于CPLD）或布局布線（對于FPGA），即將設(shè)計好的邏輯寫入CPLD/FPGA器件中。
�、� 時序仿真。即延時仿真，由于不同器件、不同布局布線，給延時造成的影響不同，因此對系統(tǒng)進(jìn)行時序仿真，檢驗(yàn)設(shè)計性能，消除競爭冒險是必不可少的步驟。
利用VHDL語言進(jìn)行PLD設(shè)計開發(fā)的基本流程如圖1所示。如果選用Altera公司CPLD器件作為目標(biāo)器件，上述過程可以在Altera公司提供的 Max plus II或Quartus II集成開發(fā)環(huán)境中完成，但如果選用專用的EDA綜合工具作為補(bǔ)充，完成邏輯優(yōu)化與綜合，設(shè)計質(zhì)量會更好。第三方綜合軟件的主要功能就是對HDL語言的源文件進(jìn)行邏輯綜合，生成.edf的EDA工業(yè)標(biāo)準(zhǔn)文件，然后在PLD廠家提供的開發(fā)軟件中調(diào)入.edf文件，進(jìn)行編譯、仿真、器件編程等過程，最終完成整個設(shè)計。針對Altera公司CPLD器件，我們選用Quartus II LeonardoSpectrum的EDA組合開發(fā)方式，更重要的是，廣大學(xué)習(xí)愛好者可以在網(wǎng)站免費(fèi)獲得。下面對兩款軟件作簡要介紹。
2 Quartus II軟件的應(yīng)用
Quartus II是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計輸入到器件編程的全部功能。 Quartus II可以產(chǎn)生并識別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件，為其它EDA工具提供了方便的接口；可以在Quartus II集成環(huán)境中自動運(yùn)行其它EDA工具。
利用Quartus II軟件的開發(fā)流程可概括為以下幾步：
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