新一代CPLD及其應用

新一代CPLD及其應用

摘要：介紹了新一代可編程邏輯器件Stratix系列，并在此基礎上詳細敘述了基于Stratix系列設計高階FIR濾波器的方法和步驟，通過舉例總結了CPLD在數字信號處理方面的優越性和良好的發展前景。

近年來，隨著集成芯片制造技術的發展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優點，應用領域不斷擴大，越來越多的電子系統開始采用可編程邏輯器件來實現數字信號處理，從而使通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數學計算得以實現。繼QuickLogic和XILINX分別開發了內含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿足高速數字信號算是系統的設計要求。

1 Stratix系列器件的主要特性

同其它含有嵌入式FIR core的CPLD相比較，Stratix系列CPLD采用了1.5V內核，0.13μm全銅工藝，由QuartusII 2.0以上版本軟件支持，可以重復編程，通過JTAG接口或者EPROM加載程序，內部有DSP模塊、PLL、大帶寬高速I/O接口和大容量存儲模塊。主要內部資源參見表1。

表1 Stratix器件內部資源表

內部資源EP1S10EP1S20EP1S25EP1S30EP1S40EP1S60EP1S80EP1S120邏輯單元10,57018,46025,66032,47041,25057,12079,040114,140M512 RAM模塊941942242953845747671,118M4K RAM
模塊6082138171183292364520MegaRAM
模塊122446912RAM總量（bit）920,4481,2669,2481,944,5763,317,1843,4423,7445,215,1047,9427,52010,118,016DSP模塊610101214182228嵌入式乘器（99）48808096112144176224鎖相環6661012121212用戶最多可用引腳422582702469/6727268181,0181,2341,310

該系列CPLD主要特點包括：

·高性能體系：Stratix系列器件的新結構采用了DitrectDriveTM技術和快速連續MultiTrackTM互聯技術。MultiTrackTM互聯技術可以根據走線不同長度進行優化，改善內部模塊之間的互聯性能。Altera公司特有的DirectDriveTM技術保證片內所有的函數可以直接連接使用同一布線資源。這兩種技術與QuartusII 2.0以上版本軟件提供的LogicLock(tm)功能相結合，便于進行模塊化設計，簡化了系統集成。Stratix系統器件片內的全局和本地時鐘資源提供了多達40個獨立的系統時鐘，有利于實現最豐富的系統性能；全新的布線結構，分為三種長度的行列布線，在保證延時可預測的同時，增加了布線的靈活性。

·大容量存儲資源：Stratix器件中的TriMatrix存儲結構具有高達10Mbit的RAM和高達12Tbps的峰值存儲帶；有三種不的嵌入存儲模塊類型，它們都具有混合寬度和混合時鐘模式嵌入移位寄存器功能，可用于多種不同的場合：

512bit M512模塊（512×1bit到32×18bit）：512位模塊加上校驗，可用于接口速率適配的FIFO。

4Kbit M4K模塊（4096×1bit到128×36bit）：4K位模塊加上校驗，可用于小型數據塊存儲和多通道I/O協議。

512Kbit MegaRAM模塊（64K×9bit到4K×144bit）：512K位RAM加上校驗，可用于存儲大型數據塊或者Nios TM嵌入式處理器軟核代碼等。

其中，4Kbit M4K模塊和512Kbit MegaRAM模塊支持完全的雙端口模式。所有存儲資源分布在整個器件中，設計者可根據設計的存儲器類型和容量大小，通過Altera Quartus II軟件的MegaFunction函數，靈活選擇不同參數，配置成特定存儲容量的RAM、DPRAM、FIFO等特殊模塊。

圖2 高速數字信號預處理模塊結構圖

·高帶寬DSP模塊：Stratix DSP模塊包括硬件乘法器、加法器、減法器、累加器和流水線寄存器。各個功能單元之間有專用的走線，具有針對Stratix器件內部大量存儲器的專用存儲器結構接口，因此通過優化設計，DSP模塊可提供高達2.0GMACS的DSP性能，并且具有盡可能小的布線擁塞。其電路結構如圖1所示。

Altera Quartus II軟件的MegaFunction提供了多種DSP模塊操作模式。每一DSP模塊可針對不同的應用，通過選擇合適的DSP模塊操作模式，實現8個9×9位乘法器、4個18×18位乘法器或一個36×36位乘法器。當配置為36×36位乘法器模式時，DSP模式還可實現浮點算法。專用的乘法器電路支持帶符號和不帶符號乘法操作，并可在不帶來任何精度損失的情況下，動態地在兩種運算之間切換。

Stratix器

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