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      2. 大家共享威盛筆試經歷

        時間:2024-09-07 06:03:10 綜合指導 我要投稿
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        大家共享威盛筆試經歷

          剛收到北京公司Logic Design Engineer 和System Validation Engineer的筆試通知很是高興,但后來前者被無條件取消,我很是不理解,對威盛產生了質疑???很是抱怨!因為我準備的是前者后者根本沒有在意,直到考試還處于不爽中。嗦了這么多下面是我還能記起的部分試題:(全是英文題,作答中、英文皆可)

        大家共享威盛筆試經歷

          1、64位CPU的64位是什么意思?

          2、chipset是什么?畫出PC系統結構

          3、給出了一幅圖,讓解釋描述DOS下CONFIG.EXE

          4、X86中CUP包括?

          5、解釋、盡量詳細描述、區分:ROM,RAM,SRAM,DRAM,EEPROM?

          6、X86中32位 問1M的地址空間需要多少條地址線?

          7、名詞解釋,要求盡量說出所有的類型、規格、標準、傳輸速率等:USB,CODE,IEEE13..(忘了)

          8、X86 (32位)問RAM的空間多大?

          9、描述你所熟悉的VIA的一款產品

          10、后面還有幾部清楚了,呵呵..............

          下面我再說說威盛的Logic Design Engineer筆試題(雖然讓他們取消了,我還是看了看)我只記得一部分了:

          Q1:

          1、談談CMOS的功耗,說說CMOS電路特點?

          2、給了一個CMOS的電路圖,給出IN的波形圖,讓根據電路圖和輸入波形畫出OUT?

          3、以一個二輸入的選擇器實現一個或門(不能用其他器件)

          Q2:

          1、STA分析時序,Clock uncertainty 在模擬電路中的現象?(記得不清楚大概是這個意思)還問了為什么用Clock uncertainty?

          2、

          2-1、Setup time/hold time?

          2-2、Setup time violation和hold time violation怎么修復?(原問題很長,大概意思就是如此)

          2-3、ASIC設計流程中什么時候修正Setup time violation 和Hold time violation?

          Q3:給了一個電路原理圖讓修改電路中的問題并修改?計算工作頻率?修改電路完成更高的工作頻率?一共有三個問題

          接下來就是選做題:(一共有八個要求從其中選三個)(問題很長題量不小)

          我記得有一個是關于FIFO(4深度、八位寬):a、FIFO的port,及所處的時鐘域?b、描述FIFO空、滿的產生機制?區分同步異步FIFO?

          還有要求用Verilog實現一定功能或系統的,還有如何配置FPGA的....................................


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