高速數據采集系統中高速緩存與海量緩存的實現

高速數據采集系統中高速緩存與海量緩存的實現

摘要：探討了高速數據采集系統中高速采樣緩存的重要性和實現途徑，闡述了基于ADSP-21065L的并行多通道數據采集板上高速采樣緩存的設計與電路結構，給出了采用FPGA實現通道復用和采樣數據預處理，從而構造16MB的SDRAM海量緩存以將高速緩存中的多批次采樣數據經AD-21065L倒入SDRAM存儲的實現方法。

１　引言

高速數據采集系統目前已在雷達、聲納、軟件無線電、瞬態信號測試等領域得到廣泛應用。它的關鍵技術是高速ＡＤＣ技術、數據存儲與傳輸技術和抗干擾技術。本文在分析了高速多通道數據采集系統中存儲子系統的性能要求和設計方案的基礎上，提出了高速緩存和海量緩存方案，并將該方案成功地應用于ＤＳＰ多通道超聲信號采集與處理系統中。

對高速多通道采樣數據存儲的性能要求：一是高速性，現在高速數據采集中所用的ＡＤＣ已達到幾十甚至幾百ＭＳＰＳ的水平，這就要求采樣數據存儲器的速度也要與之匹配，也就是采用高速緩存；二是大容量，其原因是多通道高速數據采集會產生巨大的數據流。一個４通道４０ＭＨｚ采樣率１６位精度數據采集板并行采樣０．１ｓ將產生３２ＭＢ的數據量，所以，通常需要海量緩存來存儲采樣數據。

２　高速緩存的實現

通常構成高速緩存的方案有三種：

第一種是ＦＩＦＯ（先進先出）方式。ＦＩＦＯ存儲器就象數據管道一樣，數據從管道的一頭流入、從另一頭流出，先進入的數據先流出。ＦＩＦＯ具有兩套數據線而無地址線，可在其一端寫操作而在另一端讀操作，數據在其中順序移動，因而能夠達到很高的傳輸速度和效率，且由于省去了地址線而有利于ＰＣＢ板布線。缺點是只能順序讀寫數據，因而顯得比較呆板，而且大容量的高速ＦＩＦＯ非常昂貴；

第二種是雙口ＲＡＭ方式。雙口ＲＡＭ具有兩套獨立的數據、地址和控制總線，因而可從兩個端口同時讀寫而互不干擾，并可將采樣數據從一個端口寫入而由ＤＳＰ從另一個端口讀出。雙口ＲＡＭ也能達到很高的傳輸速度，并且具有隨機存取的優點，缺點是大容量的高速雙口ＲＡＭ很難得且價格昂貴；

第三種是高速ＳＲＡＭ切換方式。高速ＳＲＡＭ只有一套數據、地址和控制總線，可通過三態緩沖門分別接到Ａ／Ｄ轉換器和ＤＳＰ上。當Ａ／Ｄ采樣時，ＳＲＡＭ由三態門切換到Ａ／Ｄ轉換器一側，以使采樣數據寫入其中。當Ａ／Ｄ采樣結束后，ＳＲＡＭ再由三態門切換到ＤＳＰ一側以便ＤＳＰ進行讀寫。這種方式的優點是ＳＲＡＭ可隨機存取，同時較大容量的高速ＳＲＡＭ容易得到且價格適中，缺點是切換控制電路比較復雜，且只能由Ａ／Ｄ轉換器和ＤＳＰ分時讀寫。

綜合考慮以上三種高速緩存方案的性能、價格和實現方便性后，筆者選用第三種方案（即高速ＳＲＡＭ切換方式）來構成Ａ／Ｄ采樣高速緩存。系統的采樣與存儲部分的原理框圖如圖１所示。

圖１中，ＳＲＡＭ選用ＩＳ６１ＬＶ２５６１６－１０Ｔ，容量為２５６ｋ×１６ｂｉｔ，訪問速度為１０ｎｓ，使用兩片即可構成２５６ｋ×３２ｂｉｔ的高速緩存。當一輪采樣開始時，ＤＳＰ發出觸發信號給ＣＰＬＤ，后者對５０ＭＨｚ晶振時鐘二分頻后得到２５ＭＨｚ采樣時鐘提供給４路Ａ／Ｄ轉換器ＡＤ９２２５，同時對４路超聲信號進行２５ＭＨｚ、１２ｂｉｔ的Ａ／Ｄ轉換。轉換結果分成兩個完全一樣的數據通道進行處理，每個數據通道處理兩路Ａ／Ｄ轉換結果，每個數據通道包含一片ＦＰＧＡ（現場可編程門陣列）、一片ＳＲＡＭ及其后的數據三態門等電路。ＦＰＧＡ可接收兩路Ａ／Ｄ轉換結果并在其內部進行復用，以將其變成一路５０ＭＨｚ、１２ｂｉｔ的數據流送入ＩＳ６１ＬＶ２５６１６緩存。ＦＰＧＡ完成數據通道復用的原理如圖２所示。

ＦＰＧＡ選用ＥＰ１Ｋ５０，它的邏輯門數為５萬門，內含１０個ＥＡＢ（嵌入陣列塊）。每個ＥＡＢ實際上是４ｋｂｉｔ的ＲＡＭ，可以用來構造ＦＩＦＯ、雙口ＲＡＭ等。本系統應用兩塊ＥＡＢ構成了兩個２５６×１６ｂｉｔ的ＦＩＦＯ，因而可將兩路Ａ／Ｄ轉換結果分別送入兩個ＦＩＦＯ，然后在ＦＰＧＡ的輸出端將兩個ＦＩＦＯ中的數據交替地讀出寫入ＩＳ６１ＬＶ２５６１６，每個ＦＩＦＯ每次讀出１２８個采樣數據。Ａ／Ｄ轉換器的輸出為１２位數據，而ＦＰＧＡ的片內ＦＩＦＯ和片外ＩＳ６１ＬＶ２５６１６的數據字寬都為１６位。在存儲、傳送時，將高４位補０即可。兩路Ａ／Ｄ采樣速度都為２５ＭＨｚ，復用后輸出的速率為５０ＭＨｚ，這個速度對于ＩＳ６１ＬＶ２５６１６和ＥＰ１Ｋ５０都是完全可以達到的。ＦＰＧＡ的作用除了構造ＦＩＦＯ以實現數據通道復用外，還可以作為協處理器由板上ＤＳＰ控制來進行一些簡單高效的數據預處理（如插值、取平均、ＦＩＲ濾波等）。同時可使用ＥＤＡ工具ＭＡＸ＋ＰＬＵＳⅡ１０．０來對ＥＰ１Ｋ５０的邏輯算法進行設計、編譯并仿真，然后下載到ＥＰ１Ｋ５０中實現預定功能。

除了ＦＰＧＡ外，系統還采用了一片ＣＰＬＤ（復雜可編程邏輯器件）來控制采樣。前者主要用于數據通道對Ａ／Ｄ采樣結果進行緩沖復用以及預處理，后者則負責產生Ａ／Ｄ采樣時鐘以及作為地址計數器產生地址并提供給兩片ＩＳ６１ＬＶ２５６１６以便存入Ａ／Ｄ采樣結果等。ＣＰＬＤ不象ＦＰＧＡ那樣能完成較復雜的邏輯功能和信號處理算法，但是它具有更高的速度，且管腳到管腳具有固定一致的時延，因而在設計調試時容易獲得簡單可靠的定時關系，適于實現高速計數器、觸發器、譯碼器等定時要求比較嚴格的場合。本系統使用ＭＡＸ７１２８ＡＥ來控制采樣，其可實現的功能如圖３所示。

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