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異步FIFO結(jié)構(gòu)及FPGA設(shè)計(jì)
摘要：首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO的難點(diǎn)問題及其解決辦法；在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行綜合仿真和FPGA實(shí)現(xiàn)。1 異步FIFO介紹
在現(xiàn)代的集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘域帶來的一個(gè)問題就是，如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步FIFO（First In First Out）是解決這個(gè)問題一種簡(jiǎn)便、快捷的解決方案。使用異步FIFO可以在兩個(gè)不同時(shí)鐘系統(tǒng)之間快速而方便地傳輸實(shí)時(shí)數(shù)據(jù)。在網(wǎng)絡(luò)接口、圖像處理等方面，異步FIFO得到了廣泛的應(yīng)用。
異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時(shí)數(shù)據(jù)接口的部分，用來存儲(chǔ)、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨(dú)立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。本文介紹解決這一問題的一種方法。
圖1是異步FIFO的結(jié)構(gòu)框圖。
由圖1可以看出：整個(gè)系統(tǒng)分為兩個(gè)完全獨(dú)立的時(shí)鐘域——讀時(shí)鐘域和寫時(shí)間域；FIFO的存儲(chǔ)介質(zhì)為一塊雙端口RAM，可以同時(shí)進(jìn)行讀寫操作。在寫時(shí)鐘域部分，由寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號(hào)和寫地址；讀時(shí)鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號(hào)和讀地址。在空/滿標(biāo)志產(chǎn)生部分，由讀寫地址相互比較產(chǎn)生空/滿標(biāo)志。
2 異步FIFO的設(shè)計(jì)難點(diǎn)
設(shè)計(jì)異步FIFO有兩個(gè)難點(diǎn)：一是如何同步異步信號(hào)，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)；二是如何正確地設(shè)計(jì)空、滿以及幾乎滿等信號(hào)的控制電路。
下面闡述解決問題的具體方法。
2.1 亞穩(wěn)態(tài)問題的解決
在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時(shí)間要求。當(dāng)一個(gè)信號(hào)被寄存器鎖存時(shí)，如果信號(hào)和時(shí)鐘之間不滿足這個(gè)要求，Q端的值是不確定的，并且在未知的時(shí)刻會(huì)固定到高電平或低電平。這個(gè)過程稱為亞穩(wěn)態(tài)（Metastability）。圖2所示為異步時(shí)鐘和亞穩(wěn)態(tài)，圖中clka和clkb為異步時(shí)鐘。
亞穩(wěn)態(tài)必定會(huì)發(fā)生在異步FIFO中。圖中在異步FIFO中，電路外部的輸入和內(nèi)部的時(shí)鐘之間是毫無時(shí)間關(guān)系的，因此setup/hold沖突是必然的；同在電路內(nèi)部的兩個(gè)沒有關(guān)系的時(shí)鐘域之間的信號(hào)傳遞，也必須會(huì)導(dǎo)致setup/hold沖突。
雖然亞穩(wěn)態(tài)是不可避免的，但是，下面的設(shè)計(jì)改進(jìn)可以將其發(fā)生的概率降低到一個(gè)可以接受的程度。
①對(duì)寫地址/讀地址采用格雷碼。由實(shí)踐可知，同步多個(gè)異步輸入信號(hào)出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個(gè)異步信號(hào)的概率。對(duì)多個(gè)觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。
②采用觸發(fā)器來同步異步輸入信號(hào)，如圖3中的兩極觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個(gè)很小的程度。但是，正如圖3所示，這種方法同時(shí)帶來了對(duì)輸入信號(hào)的一級(jí)延時(shí)，需要在設(shè)計(jì)時(shí)鐘的時(shí)候加以注意。
2.2 空/滿標(biāo)志的產(chǎn)生
空/滿標(biāo)志的產(chǎn)生FIFO的核心部分。如何正確設(shè)計(jì)此部分的邏輯，直接影響到FIFO的性能。
空/滿標(biāo)志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進(jìn)修，都不應(yīng)出現(xiàn)讀寫地址同時(shí)對(duì)一個(gè)存儲(chǔ)器地址操作的情況。在讀寫地址相等或相差一個(gè)或多個(gè)地址的時(shí)候，滿標(biāo)志應(yīng)該有效，表示此時(shí)FIFO已滿，外部電路應(yīng)對(duì)FIFO發(fā)數(shù)據(jù)。在滿信號(hào)有效時(shí)寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計(jì)的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如此，即：
空標(biāo)志
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