筆試題（線與邏輯）
1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）
2、什么是同步邏輯和異步邏輯？（漢王筆試）
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。
3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）
線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用
oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。
4、什么是Setup 和Holdup時(shí)間？（漢王筆試）
5、setup和holdup時(shí)間,區(qū)別.（南山之橋）
6、解釋setup time和hold time的定義和在時(shí)鐘信號延遲時(shí)的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA
2003.11.06 上海筆試試題）
Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)
器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號應(yīng)提前時(shí)鐘上升沿（如上
升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)
數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。
保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time
不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信
號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時(shí)間。如
果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)
metastability的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)
間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。
8、說說對數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。（仕蘭微
電子）
9、什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）
在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致
叫競爭。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決
方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。
10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）
常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之
間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需
要在輸出端口加一上拉電阻接到5V或者12V。
11、如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試）
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞
穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平
上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無
用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
12、IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋）
13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋）
14、多時(shí)域設(shè)計(jì)中,如何處理信號跨時(shí)域。（南山之橋）
15、給了reg的setup,hold時(shí)間，求中間組合邏輯的'delay范圍。（飛利浦－大唐筆試）
Delay < period - setup – hold
16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延
遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。（華
為）
17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決
定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 2003.11.06 上海筆試試題）
18、說說靜態(tài)、動態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題）
19、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。（威盛VIA
2003.11.06 上海筆試試題）
20、給出一個(gè)門級的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，
使得輸出依賴于關(guān)鍵路徑。（未知）
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