ic測(cè)試工程師筆試題
1.什么是Setup 和Holdup時(shí)間?
建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。
2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?
在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。
3 用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o; wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset) out <= 0;
else out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
4 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?
線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(xiàn)，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。
5 什么是同步邏輯和異步邏輯?
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
6 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。
7 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?
12，5，3.3 TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些?
PAL，PLD，CPLD，F(xiàn)PGA。
9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
module dff8(clk , reset, d, q);
input clk; input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset) q <= 0;
else q <= d;
endmodule
10 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包 括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題? 電源的穩(wěn)定上，電容的選取上，以及布局的大小。
11 用邏輯門(mén)和cmos電路實(shí)現(xiàn)ab+cd
12 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
13 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。
Delay < period - setup - hold
14 如何解決亞穩(wěn)態(tài)
亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。
15 用verilog/vhdl寫(xiě)一個(gè)fifo控制器 包括空，滿，半滿信號(hào)。
16 用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫(xiě)。
17 用mos管搭出一個(gè)二輸入與非門(mén)。
18 集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。
19 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate
20 unix 命令cp -r, rm,uname
21 用波形表示D觸發(fā)器的功能
22 寫(xiě)異步D觸發(fā)器的
verilog module module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset) q <= 0;
else q <= d;
endmodule
23 What is PC Chipset?
芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤(pán)控制器)、RTC(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI(高級(jí)能源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋(Host Bridge)。 除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。
24 用傳輸門(mén)和反向器搭一個(gè)邊沿觸發(fā)器
25 畫(huà)狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢
1. setup time 和 hold time 不滿足情況下應(yīng)該如何解決?
2. 什么叫做亞穩(wěn)態(tài)，如何解決?
3. Verilog中 => 和 = 有什么區(qū)別?
4. 畫(huà)一個(gè)D觸發(fā)器的原理圖(門(mén)級(jí))，并且用verilog gate level表示出來(lái);
5. 用最少的Mos管畫(huà)出一個(gè)與非門(mén);
6. 寫(xiě)一段finite state machine(主要考察coding style);
答：如果觸發(fā)器的setup time/hold time不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。在同步系統(tǒng)中，如果觸發(fā)器的setup time/hold time不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)(Metastability)，導(dǎo)致采樣錯(cuò)誤。此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間(resolution time)。經(jīng)過(guò)resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒(méi)有必然的.關(guān)系。 只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無(wú)法避免的，因此設(shè)計(jì)的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生，其次要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。前者需要同步來(lái)實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的處理辦法。 在IC設(shè)計(jì)中，如果setup time沒(méi)有滿足，只有重新綜合，重新約束計(jì)，如果hold time不滿足，那么可以在post layout時(shí)候fix，也可以在綜合時(shí)候使用set_fix-_hold命令來(lái)修正 建立時(shí)間和保持時(shí)間要看在什么階段出現(xiàn)問(wèn)題了，如果在仿真階段則必須重新改寫(xiě)代碼，在綜合階段則需要通過(guò)標(biāo)準(zhǔn)單元的選擇調(diào)整，如果綜合中沒(méi)有負(fù)的時(shí)隙，而在后端設(shè)計(jì)中出現(xiàn)問(wèn)題，也可以通過(guò)調(diào)整布局與布線達(dá)到優(yōu)化設(shè)計(jì)，并非象樓上說(shuō)得，一定要從頭綜合。
同步復(fù)位與異步復(fù)位
異步復(fù)位是不受時(shí)鐘影響的，在一個(gè)芯片系統(tǒng)初始化(或者說(shuō)上電)的時(shí)候需要這么一個(gè)全局的信號(hào)來(lái)對(duì)整個(gè)芯片進(jìn)行整體的復(fù)位，到一個(gè)初始的確定狀態(tài)。而同步復(fù)位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位。請(qǐng)注意，如果芯片是有多個(gè)時(shí)鐘的系統(tǒng)，那么如何保證不同時(shí)鐘域的電路能夠“同時(shí)”復(fù)位將會(huì)是一個(gè)重要的問(wèn)題，此外，如果你的時(shí)鐘是一個(gè)低頻時(shí)鐘，那么在這個(gè)系統(tǒng)(包括其他芯片)上電時(shí)如何保證能和其他芯片同時(shí)復(fù)位?硬件全局異步復(fù)位是必要的，請(qǐng)注意這里加上了“全局”，這是因?yàn)楫惒綇?fù)位既然要對(duì)整個(gè)芯片“同時(shí)”復(fù)位，那么布線延時(shí)絕不能不考慮，使用FPGA設(shè)計(jì)時(shí)芯片的異步復(fù)位必須要走全局網(wǎng)絡(luò)。再提醒一點(diǎn)，芯片中最好不要出現(xiàn)多個(gè)異步復(fù)位。一個(gè)關(guān)鍵原因是對(duì)于FPGA而言，多個(gè)異步復(fù)位信號(hào)難以實(shí)現(xiàn)前面要求的“全局網(wǎng)絡(luò)”。
異步復(fù)位最大的優(yōu)點(diǎn)是, 數(shù)據(jù)通路就可以不依賴于時(shí)鐘而確保清潔可控。然而, 異步復(fù)位也有其固有的缺陷。異步復(fù)位設(shè)計(jì)的DFT (可測(cè)性設(shè)計(jì)) 與STA (靜態(tài)時(shí)序分析) 的復(fù)雜性要高于同步復(fù)位設(shè)計(jì); 但異步復(fù)位中最嚴(yán)重的問(wèn)題是, 如果異步復(fù)位信號(hào)在觸發(fā)器時(shí)鐘有效沿附近“釋放”(復(fù)位信號(hào)從有效變?yōu)闊o(wú)效) 的話, 可能會(huì)導(dǎo)致觸發(fā)器輸出的亞穩(wěn)態(tài)。
IR壓降是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓下降或升高的一種現(xiàn)象。隨著半導(dǎo)體工藝的演進(jìn)金屬互連線的寬度越來(lái)越窄，導(dǎo)致它的電阻值上升，所以在整個(gè)芯片范圍內(nèi)將存在一定的IR壓降。IR壓降的大小決定于從電源PAD到所計(jì)算的邏輯門(mén)單元之間的等效電阻的大小SoC設(shè)計(jì)中的每一個(gè)邏輯門(mén)單元的電流都會(huì)對(duì)設(shè)計(jì)中的其它邏輯門(mén)單元造成不同程度的IR壓降。如果連接到金屬連線上的邏輯門(mén)單元同時(shí)有翻轉(zhuǎn)動(dòng)作，那么因此而導(dǎo)致的IR壓降將會(huì)很大。然而，設(shè)計(jì)中的某些部分的同時(shí)翻轉(zhuǎn)又是非常重要的，例如時(shí)鐘網(wǎng)絡(luò)和它所驅(qū)動(dòng)的寄存器，在一個(gè)同步設(shè)計(jì)中它們必須同時(shí)翻轉(zhuǎn)。因此，一定程度的IR壓降是不可避免的。
IR壓降可能是局部或全局性的。當(dāng)相鄰位置一定數(shù)量的邏輯門(mén)單元同時(shí)有邏輯翻轉(zhuǎn)動(dòng)作時(shí)，就引起局部IR壓降現(xiàn)象，而電源網(wǎng)格某一特定部分的電阻值特別高時(shí)，例如R14遠(yuǎn)遠(yuǎn)超出預(yù)計(jì)時(shí)，也會(huì)導(dǎo)致局部IR壓降;當(dāng)芯片某一區(qū)域內(nèi)的邏輯動(dòng)作導(dǎo)致其它區(qū)域的IR壓降時(shí)，稱之為全局現(xiàn)象。
IR壓降問(wèn)題的表現(xiàn)常常類似一些時(shí)序甚至可能是信號(hào)的完整性問(wèn)題。如果芯片的全局IR壓降過(guò)高，則邏輯門(mén)就有功能故障，使芯片徹底失效，盡管邏輯仿真顯示設(shè)計(jì)是正確的。而局部IR壓降比較敏感，它只在一些特定的條件下才可能發(fā)生，例如所有的總線數(shù)據(jù)同步進(jìn)行翻轉(zhuǎn)，因此芯片會(huì)間歇性的表現(xiàn)出一些功能故障。而IR壓降比較普遍的影響就是降低了芯片的速度。試驗(yàn)表明，邏輯門(mén)單元上5%的IR壓降將使正常的門(mén)速度降低15%
總的說(shuō)來(lái)，是電壓降的意思。規(guī)模越大的芯片的電流就越大，在電源上產(chǎn)生的壓降也越大。面積增大的芯片也會(huì)惡化電壓。芯片的速度又與電壓成相關(guān)性。幾個(gè)因數(shù)導(dǎo)致時(shí)序，抗噪等問(wèn)題。
危害：
1。性能(performance)
由管子的Tdelay=c/u可知，電壓降低，門(mén)的開(kāi)關(guān)速度越慢，性能越差。
2。功能(function)
實(shí)際上在極端的情況下甚至功能也會(huì)受影響的。在深亞微米下，如果Power/Ground network做的也很差，然后碰上了很不好的case，IR drop會(huì)很大，如果用的是high Vt的process，則DC noise margin就比較小了。這樣就有可能功能錯(cuò)誤。
3。功耗(power)
如果沒(méi)有做詳細(xì)的IR drop分析，又想功能正確，那就只有留很大的margin了，本來(lái)1.2v可以跑的，也只能用1.5v了。但是這樣功耗也就上去了。
4。面積(area)
如果要在一定程度上限制IR drop，就要在chip里面加上很多的decoupling capacitance.占用了很多面積。
5。成本(cost)
功耗上去了，響應(yīng)的散熱，封裝都成了問(wèn)題，需要額外花費(fèi)啦。而且面積變大，也是錢啊～～
所以，IR drop還是一個(gè)比較討厭的問(wèn)題，需要小心對(duì)待。
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