fpga畢業設計開題報告

fpga畢業設計開題報告

　　FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。以下是fpga畢業設計開題報告，歡迎閱讀。

　　1選題目的意義和可行性

　　在這個時間就是金錢的年代里，數字電子鐘已成為人們生活中的必需品。目前應用的數字鐘不僅可以實現對年、月、日、時、分、秒的數字顯示，還能實現對電子鐘所在地點的溫度顯示和智能鬧鐘功能，廣泛應用于車站、醫院、機場、碼頭、廁所等公共場所的時間顯示。隨著現場可編程門陣列( field program-mable gate array ，FPGA) 的出現，電子系統向集成化、大規模和高速度等方向發展的趨勢更加明顯， 作為可編程的集成度較高的ASIC，可在芯片級實現任意數字邏輯電路，從而可以簡化硬件電路，提高系統工作速度，縮短產品研發周期。故利用 FPGA這一新的技術手段來研究電子鐘有重要的現實意義。設計采用FPGA現場可編程技術，運用自頂向下的設計思想設計電子鐘。避免了硬件電路的焊接與調試，而且由于FPGA的 I /O端口豐富，內部邏輯可隨意更改，使得數字電子鐘的實現較為方便。本課題使用Cyclone EP1C6Q240的FPGA器件，完成實現一個可以計時的數字時鐘。該系統具有顯示時、分、秒，智能鬧鐘，按鍵實現校準時鐘，整點報時等功能。滿足人們得到精確時間以及時間提醒的需求，方便人們生活。

　　2 研究的基本內容與擬解決的主要問題

　　2.1研究的基本內容

　　數字時鐘是采用電子電路實現對時間進行數字顯示的計時裝置，由于數字集成電路的發展和石英晶體振蕩器的廣泛應用，使得數字鐘的精度不斷提高。

　　數字時鐘系統的實現有很多，可以利用VerilogDHL語言在Quartus II里實現時、分、秒計數的功能。在芯片內部存儲器設24個字節分別存放時鐘的時、分、秒信息。數字時鐘首先是秒位（共8位）上按照系統時鐘CLK進行計數，存儲器內相應的秒值加1；若秒位的值達到60（110000），則將其清零，并將相應的分位（共8位）的值加1；若分值達到60（110000），則清零分位，并將時位（共8位）的值加1；若計數滿 24（100100）后整個系統從 0開始重新進行計數。

　　本設計使用Cyclone EP1C6Q240的FPGA器件為核心，通過編寫程序，完成此電子時鐘的主要功能顯示時，分，秒，以及通過按鍵實現校準時鐘主要功能，使用LED液晶屏顯示，分別顯示時，分，秒。并且能夠實現附加功能----鬧鈴設置功能和整點報時。

　　2.2 擬要解決的問題

　　本設計電子鐘系統功能簡單，用Cyclone EP1C6Q240的FPGA器件為核心，通過編寫程序，完成此電子時鐘的主要功能。

　　本課題主要解決以下問題：

　　(1) 學習VerilogDHL語言、 運用Quartus II環境進行程序設計。

　　用VerilogDHL語言能進行綜合的電路設計，也可用于電路的仿真；設計的

　　規模是任意的，語言不對設計規模施加任何限制；內置各種基本的邏輯門。便于改進和擴充，有利于本系統的研制，并使其性能更完備的。

　　(2) 在了解Cyclone EP1C6Q240的FPGA器件的基礎上設計程序。

　　對于Altera公司Cyclone系列EP1C6Q240芯片需要有所了解，數碼管顯示、

　　鍵盤輸入，都在芯片上分配各自的I/O口引腳，這樣就需要對各自的I/O口配置，并且編寫各自的程序，來實現各自的功能。與此同時，為了保護芯片，未使用的引腳都要設置三態輸入。

　　(3) Cyclone EP1C6Q240的FPGA器件的動態數碼管和顯示模塊程序的編寫。

　　需要了解EP1C6Q240內部原理構造，熟悉動態數碼管和顯示模塊的內部功

　　能指令。

　　(4) 實現鬧鈴設置功能和整點報時的附加功能的程序編寫。

　　(5) 將各個模塊單獨調試成功后，進行整合，進行整體系統調試。

　　3 總體研究思路及預期研究成果

　　3.1總體研究思路

　　本設計通過在Quartus II編程、運用芯片，實現時間顯示。運用鍵盤對時間進行調時，并且設定鬧鐘和定時鬧鈴。設計系統由計時模塊、顯示模塊、鍵盤模塊、鬧鈴模塊、校時模塊6個模塊組成。

　　(1) 分頻模塊

　　晶體振蕩器是構成數字式時鐘的核心，振蕩器的穩定度及頻率的精度決定了數字鐘計時的準確程度，它保證了時鐘的走時準確及穩定。

　　石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C元件的數值無關。因此，這種振蕩電路輸出的是準確度極高的信號。然后再利用分頻電路，將其輸出信號轉變為秒信號。

　　本系統使用的晶體振蕩器電路給數字鐘提供一個頻率穩定準確的48MHz的方波信號，其輸出至分頻電路。經分頻后輸出1HZ的標準秒信號CLK、4MHZ的按鍵掃描信號、1KHZ的按鍵去抖信號和500HZ用于報時模塊的輸入信號。

　　(2) 計時模塊

　　將時鐘的時、分、秒分成24個字節，秒的個位為hour，十位為hour，以此類推到hour。數字時鐘首先是秒位（共8位）上按照系統時鐘CLK進行計數，存儲器內相應的秒值加1；若秒位的值達到60（110000），則將其清零，并將相應的分位（共8位）的值加1；若分值達到60（110000），則清零分位，并將時位（共8位）的值加1；若計數滿 24（100100）后整個系統從 0開始重新進行計數。

　　(3) 顯示模塊

　　靜態數碼管通過分頻模塊得到1Hz的頻率信號，加載于時鐘輸入端，最后通過氣短譯碼模塊一碼后在數碼管上顯示出來。

　　動態數碼管的8個數碼管分別由8個選通信號DIG0~DIG7來選擇。被選通的數碼管顯示數據，其余關閉。但是本系統的時鐘是能夠實現在同一時間內顯示8個數碼管上的時間值，這樣就必須是的8個選通信號DIG0~DIG7分別單獨選通，同時在段信號輸入口加上對應數據管上顯示的數據，于是隨著選通信號的掃描就能實現掃描顯示的目的。

　　(4) 鬧鐘模塊

　　鬧鈴模塊用蜂鳴器實現，當系統時間走時到整點或者是鬧鈴設置的時間，蜂鳴器會響起。

　　(5) 鍵盤模塊

　　鍵盤模塊設有4個獨立鍵盤，功能分別為“設置”、“確認”、“加/鬧鈴開關”、“減/整點報時開關”。系統內通過編寫鍵盤調時的程序，進行調用來實現。

　　(6) 校時模塊

　　按下設置鍵可以進去Mode模式，選擇鬧鐘定時或者是時鐘校時�？梢酝ㄟ^“加/鬧鈴開關”、“減/整點報時開關”兩個鍵的控制來實現調節鬧鐘定時功能或者調時的功能。

　　3.2研究預期成果

　　在Quartus II下程序調試成功，在FPGA的EP1C6Q240芯片上進行燒寫運行，可以成功初始化時間信息，并且更新時間：能顯示時間信息時、分、秒。液晶屏的第四行顯示時鐘調整文字。實現鍵盤控制程序，可以通過四個按鍵（設置、加鍵/鬧鐘開關、減鍵/整點報時開關、確認）對時間進行調時，先按下“設置”鍵，界面切換到調時界面，“加鍵”和“減鍵”分別對對應時間值進行加“1”和減“1”修改。

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