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有限狀態(tài)機(jī)的VHDL優(yōu)化設(shè)計(jì)
全部作者: 洪國璽 董輝 第1作者單位: 大連海事大學(xué)信息工程學(xué)院 論文摘要: 在數(shù)字邏輯設(shè)計(jì)中,會(huì)經(jīng)常遇到設(shè)計(jì)狀態(tài)機(jī)的問題。本文討論了設(shè)計(jì)狀態(tài)機(jī)應(yīng)注意的事項(xiàng),比較不同結(jié)構(gòu)方式狀態(tài)機(jī)的優(yōu)缺點(diǎn),給出了消除毛刺和優(yōu)化設(shè)計(jì)的有效途徑。 關(guān)鍵詞: 有限狀態(tài)機(jī) VHDL 描述方式 毛刺 (瀏覽全文) 發(fā)表日期: 2007年10月17日 同行評(píng)議:
本文的特點(diǎn)正像作者在摘要所敘述的,是討論了設(shè)計(jì)狀態(tài)機(jī)應(yīng)注意的事項(xiàng),比較不同結(jié)構(gòu)方式狀態(tài)機(jī)的優(yōu)缺點(diǎn),給出了消除毛刺和優(yōu)化設(shè)計(jì)的有效途徑。
作為科技學(xué)術(shù)論文,僅以討論與比較來作為研究的內(nèi)容,其研究水平太1般和普通,對(duì)讀者的參考作用太有限。建議繼續(xù)深入研究,以提高所作研究的學(xué)術(shù)價(jià)值。
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