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基于AD9858的線性調頻源設計
摘要：簡要介紹了線性調頻信號產生技術的現狀，給出了高性能DDS芯片AD9858的主要特點和配置方法，同時以圖形方式給出了基于AD9858芯片的倍頻器的硬件結構及互連方法，詳細描述了輸出線性調頻信號的控制流程。１ 引言
隨著雷達技術的發展，線性調頻信號已經廣泛應用于高分辨率雷達領域。過去獲得線性調頻信號主要借助模擬方法，其中包括ＶＣＯ方法和聲表面波方法。這兩種脈沖電壓信號的產生方法因其一些固有的缺陷（如對環境溫度比較敏感、信號波形比較單一、信號產生的重復性差、線性度及信號間的相關性不理想等）而制約了雷達整機性能的提高。目前，ＶＣＯ方法和聲表面波方法已漸漸被數字方法所取代。直接數字頻率合成方法具有傳統方法所不具備的許多突出優點，如頻率分辨率和切換速度高，頻率切換時相位可保持連續，超寬的頻率范圍，能實現各種調制波和任意波形的產生以及易于實現全數字化設計等。然而，其全數字化的工作原理也給它帶來了兩個缺點，一是輸出雜散較大，二是輸出帶寬將受到限制。但是，這一缺陷隨著新工藝和新算法的出現正在逐漸得到改善。
ＡＤ９８５８是ＡＤ公司于２００３年推出的一款高性能ＤＤＳ芯片，其工作頻率高達１ＧＨｚ，雜散性能指標更高于以前的產品。ＡＤ９８５８憑借優良的性能可廣泛應用于甚高頻／超高頻本振合成器、雷達、蜂窩基站跳頻合成器等許多領域。
２ ＡＤ９８５８的主要特點
ＡＤ９８５８的工作頻率最高可達１ＧＨｚ，由于該芯片在時鐘輸入端提供有二分頻器，因而其外部時鐘最高可達２ＧＨｚ。ＡＤ９８５８內部集成有１０位數模轉換器，其頻率分辨率（即頻率累加器位數）為３２位，可輸出高達４００ＭＨｚ的信號。而其內部集成的可編程快鎖充電泵（ｃｈａｒｇｅ ｐｕｍｐ）和鑒頻器（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ）使其非常適合于高速ＤＤＳ和鎖相環結合應用的場合；同時，它還提供有模擬混頻器，可適用ＤＤＳ、ＰＬＬ和混頻器相結合的應用場合。此外，ＡＤ９８５８的雜散抑制性能和諧波抑制性能也非常突出，當輸出４０ＭＨｚ信號時，±１ＭＨｚ帶寬內的數模轉換ＳＦＤＲ為－８７ｄＢｃ，輸出１８０ＭＨｚ信號時，±１ＭＨｚ帶寬內的數模轉換ＳＦＤＲ為－８４ｄＢｃ。
ＡＤ９８５８作為一個可編程ＤＤＳ器件，其配置相對比較簡單，頻率調節字和控制字可以以并行方式或串行方式寫入。將數據寫入控制與工作有關的寄存器中就可以配置ＡＤ９８５８了。當ＡＤ９８５８工作于點頻模式時，有四個用戶定義的頻率可以通過一對外部引腳來選擇，這四個頻率允許用戶寫入四個不同的頻率調節字和相位偏移字，從而獲得不同的頻率和相位偏移。ＡＤ９８５８還可以配置為掃頻模式。為了節省功耗，可以通過編程使其進入全休眠狀態。
圖1
３ ＡＤ９８５８的配置
３．１ 掃頻工作模式的配置
ＡＤ９８５８有兩種工作模式，單一點頻模式和掃頻模式。單一點頻模式的配置比較簡單，只需將控制寄存器（ＣＦＲ）（注：與掃頻模式的配置類似，不同點在于將掃頻使能位置０）和頻率調節字（ＦＴＷ）配置完畢，即可打開該功能。下面介紹掃頻工作模式的配置方法。掃頻模式需要配置的寄存器有控制寄存器（ＣＦＲ）、頻率調節字（ＦＴＷ）、步進頻率調節字（ＤＦＴＷ）、步進頻率斜率控制字（ＤＦＲＲＷ）和相位偏移字（ＰＯＷ），其中，控制寄存器有４個字節，地址分別為０ｘ００、０ｘ０１、０ｘ０２和０ｘ０３。由于該設計未用到ＰＬＬ功能，故與ＰＬＬ有關的控制字均置為無效。０ｘ０１的Ｂｉｔ７為掃頻使能位，將其置１可打開掃頻功能。
對于線性調頻工作狀態的實現，還有幾點需要說明。由于線性調頻信號是有時寬限制的，因此，ＡＤ９８５８具有輸出線性調頻信號的功能，但是不具有定時的功能，所以需要外部定時器來實現對時寬的控制。ＡＤ９８５８的線性調頻工作原理是：先指定頻率起始點和步進頻率，并使頻率以系統時鐘的１／８或其整數倍進行累加，但是在沒有指定上限的情況下，會一直掃到１／２參考時鐘頻率處（即奈奎斯特頻率），故需做好對上限頻率的控制。利用定時器可以實現對上限頻率的精確控制。
３．２ 頻率調節字的計算
設輸出頻率為ｆ０，相位累加器的位數為Ｎ，參考時鐘為ｆＳＹＳＣＬＫ，則頻率調節字為?２?：
ｆｔｗ＝?ｆ０×２Ｎ?／ｆＳＹＳＣＬＫ
３．３ 步進頻率調節字的計算
設ｆＦ為終止頻率，ｆＳ為起始頻率，ＤＦＲＲＷ為步進頻率斜率調節字，Ｔ為線性調頻信號時寬，則步進頻率控制字為?３??
ＤＦＴＷ＝（｜ｆＦ－ｆｓ｜／ｆＳＹＳＣＬＫ２）?ＤＲＲＲＷ／Ｔ?×２３２
４ 硬件結構
本設計利用ＡＤ９８５８上集成的鎖相環來將６０ＭＨｚ的時鐘信號倍頻到９６０ＭＨｚ，以便使其作為ＤＤＳ的工作參考時鐘，配置芯片選用Ｘｉｌｉｎｘ公司生產的ＣＰＬＤ芯片ＸＣ９５１４４ＸＬ來完成。其電路的硬件結構如圖１所示。
使用ＸＣ９５１４４ＸＬ時，可按照ＡＤ９８５８數據手冊上提供的時序來對圖中所示的端口進行操作，以便完成對ＡＤ９８５８的配置。用６０ＭＨｚ時鐘輸入到ＰＦＤ端口可作為鑒頻器的輸入，ＶＣＯ的輸出經功分器后，一路經１６分頻后從ＤＩＶ端口輸入作為鑒頻器的輸入，另一路直接從端口ＲＥＦＣＬＫ輸入以作為ＤＤＳ的參考時鐘。端口ＣＰ的輸出經環路濾波后可作為ＶＣＯ的調諧電壓。而線性調頻信號則從端口ＩＯＵＴ輸出，并經帶通濾波器和放大器后，作為最終所需要的輸出。
５ 控制流程
該設計的配置芯片選用的是Ｘｉｌｉｎｘ公司的ＸＣ９５１４４ＸＬ，控制程序采用ＶＨＤＬ語言編寫。設計輸出的線性調頻信號的起始頻率為４８ＭＨｚ，終止頻率為７２ＭＨｚ，時寬為２０μｓ，其控制流程如圖２所示。在系統接到上電復位信號后，可依次向ＣＦＲ、ＦＴＷ、ＤＦＴＷ、ＤＦＲＲＷ寫控制字，然后等待脈沖展寬信號的到來。脈沖展寬信號為外部激勵信號，上升沿有效。當檢測到一個上升沿之后，系統將發出一個ｕｐｄａｔｅ信號（ｕｐｄａｔｅ信號的作用是將寫入寄存器的數據導入ＤＤＳ內核，同時使ＤＤＳ按照新的配置開始工作），同時計數器開始計數并輸出寬度為２０μｓ的線性調頻信號，同時對地址為０ｘ０２的寄存器進行操作，以將Ｂｉ
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