SiRF筆經(jīng)
今天把rp消耗到其他地方上了，繼續(xù)寫(xiě)筆經(jīng)攢rp。。。
申的是IC design
1。 什么是數(shù)字電路中的競(jìng)爭(zhēng)與冒險(xiǎn)，并舉例說(shuō)明怎樣消除他們？
2。 簡(jiǎn)述latch和flip-flop的區(qū)別，rtl級(jí)描述中l(wèi)atch是如何產(chǎn)生的？
3。 簡(jiǎn)述模擬電路中負(fù)反饋的種類及其優(yōu)點(diǎn)。
4。 簡(jiǎn)述IC設(shè)計(jì)從前端到后端的流程和相應(yīng)的EDA工具。
5。 多時(shí)鐘域設(shè)計(jì)中，如何處理跨時(shí)鐘域信號(hào)？
6。 如下圖所示電路，1）假設(shè)存在positive clock skew為1ns，該電路能
運(yùn)行的最高頻率是多少？2）該電路能容忍最大的positive clock skew
是多少？3）該電路能容忍最大的.negative clock skew是多少？
NOTE： a)positive clock skew, DFF2上的clock比DFF1上的來(lái)得晚
b)negative clock skew, DFF2上的clock比DFF1上的來(lái)得早
Tsetup=1ns, Thold=1ns, Tcq=1ns
┌──┐
┌────────────┤3ns │←───┬──────────────┐
↓ └──┘ ↓ │
┌──┐ ┌───┐ ┌──┐ ┌──┐ ┌──┐ ┌───┐│
│1ns ├─→│D Q│─┬→│1ns ├─→│2ns ├─→│1ns ├─→│D Q├┘
└──┘ │ │ │ └──┘ └──┘ └──┘ │ │
↑ │ │ │ ┌──┐ ┌──┐ ↑ │ │
│ ┌─→│>clk │ └→│4ns ├─→│3ns ├───┘ ┌─→│>clk │
│ │ └───┘ └┬─┘ └──┘ │ └───┘
│ │ DFF1 │ │ DFF2
└─┼───────────┘ │
├─────────────────────────┘
│
clk
7。 鎖存器比寄存器省面積，那為什么在IC設(shè)計(jì)中通常使用寄存器？
8。 time-based，event-based和cycle-based仿真器分別指什么？舉幾個(gè)例子
9。 當(dāng)在電路中使用clock gate的時(shí)候需要注意什么?
10 下面哪種寫(xiě)法會(huì)產(chǎn)生latch？為什么？
a) always@ (b or d
begin
case(d) //synopsys full_case
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end
b) always@ (b or d)
begin
a = b;
c = b;
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end
c) always@ (b or d)
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
default:
begin
a = b;
c = b;
end
endcase
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