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eda技術(shù)期末考試試卷
EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。下面是關(guān)于eda技術(shù)期末考試試卷，希望大家認(rèn)真閱讀!
一、單項(xiàng)選擇題(30分，每題2分) 1.以下關(guān)于適配描述錯(cuò)誤的是
A.適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件
B.適配所選定的目標(biāo)器件可以不屬于原綜合器指定的目標(biāo)器件系列 C.適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真
D.通常，EDAL軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應(yīng)商提供
2.VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言;一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 D 。
A.器件外部特性 B.器件的綜合約束 C.器件外部特性與內(nèi)部功能 D.器件的內(nèi)部功能 3.下列標(biāo)識(shí)符中，是不合法的標(biāo)識(shí)符。
A.State0 B.9moon C.Not_Ack_0 D.signall 4.以下工具中屬于FPGA/CPLD集成化開(kāi)發(fā)工具的是
A.ModelSim B.Synplify Pro C.MATLAB D.QuartusII
5.進(jìn)程中的變量賦值語(yǔ)句，其變量更新是
A.立即完成 B.按順序完成 C.在進(jìn)程的最后完成 D.都不對(duì) 6.以下關(guān)于CASE語(yǔ)句描述中錯(cuò)誤的是A.CASE語(yǔ)句執(zhí)行中可以不必選中所列條件名的一條
B.除非所有條件句的選擇值能完整覆蓋CASE語(yǔ)句中表達(dá)式的取值，否則最末一個(gè)條件句的選擇必須加上最后一句“WHEN OTHERS=><順序語(yǔ)句>”
C.CASE語(yǔ)句中的選擇值只能出現(xiàn)一次
第1頁(yè)(共3頁(yè))D. WHEN條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍
7.以下哪個(gè)程序包是數(shù)字系統(tǒng)設(shè)計(jì)中最重要最常用的程序包 A.STD_LOGIC_ARITH
B.STD_LOGIC_1164 C.STD_LOGIC_UNSIGNED
D.STD_LOGIC_SIGNED 8.基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→→綜合→適配→時(shí)序仿真→編程下載→硬件測(cè)試。
A.功能仿真 B.邏輯綜合 C.配置 D.引腳鎖定 9.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn) A.三態(tài)控制電路 B.條件相或的邏輯電路 C.雙向控制電路 D.時(shí)序邏輯電路 10.下列語(yǔ)句中，屬于并行語(yǔ)句的是A.進(jìn)程語(yǔ)句 B.IF語(yǔ)句 C.CASE語(yǔ)句 D.FOR語(yǔ)句 11.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程;在下面對(duì)綜合的描述中， C 是錯(cuò)誤的。 A.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本
結(jié)構(gòu)相映射的網(wǎng)表文件
B.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的
C.綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)
D.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束
12.CPLD的可編程是主要基于什么結(jié)構(gòu) A.查找表(LUT) B.ROM可編程 C.PAL可編程 D.與或陣列可編程 13.以下器件中屬于Altera 公司生產(chǎn)的是
A.ispLSI系列器件 B.MAX系列器件 C.XC9500系列器件 D.Virtex系列器件
14. 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 A.if clk'event and clk = '1' then B.if clk'stable and not clk = '1' then C.if rising_edge(clk) then D.if not clk'stable and clk = '1' then 15.以下關(guān)于狀態(tài)機(jī)的描述中正確的是A.Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)
B.與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期 C.Mealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù) D.以上都不對(duì)
二、EDA名詞解釋，寫(xiě)出下列縮寫(xiě)的中文含義(10分，每題2分)
1.FPGA：現(xiàn)場(chǎng)可編程門(mén)陣列 2.HDL： 硬件描述語(yǔ)言 3.LE： 邏輯單元 4.FSM： 有限狀態(tài)機(jī) 5.SOPC： 可編程片上系統(tǒng)
三、程序填空題(20分，每空2分)
以下是一個(gè)模為60(0~59)的8421BCD碼加法計(jì)數(shù)器VHDL描述，請(qǐng)補(bǔ)充完整
請(qǐng)回答問(wèn)題：在程序中存在兩處錯(cuò)誤，試指出并修改正確(如果是缺少語(yǔ)句請(qǐng)指出應(yīng)該插入的行號(hào)) 答:
(1)12行 begin 改為 then
(2)第2行和第3行見(jiàn)加 USE IEEE.STD_LOGIC_UNSIGNED.ALL;
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