物理系畢業(yè)論文開題報告

物理系畢業(yè)論文開題報告

　　開題報告是對學生位論文選題工作的論證和審核，是高校生培養(yǎng)與管理的重要環(huán)節(jié)，以下是小編收集整理的物理系畢業(yè)論文開題報告，歡迎閱讀參考。

　　題 目：電池容量測試的設計

　　一、 課題的目的意義：

　　電池容量測試儀是測量電池電量不可缺少的測量儀器，是電池電量的控制系統(tǒng)，是決定電池使用壽命的關鍵設備，隨著現(xiàn)代電車、手機和相關電子設備的快速發(fā)展，這樣就需要一個穩(wěn)定測量系統(tǒng)。

　　二、 文獻綜述(分析國內(nèi)外研究現(xiàn)狀、提出問題，找到研究課題的切入點，附主要參考文獻，約2000字)：

　　由于大規(guī)模和超大規(guī)模數(shù)字集成電路技術(shù)、數(shù)據(jù)通信技術(shù)與單片機技術(shù)的結(jié)合，數(shù)字頻率計發(fā)展進入了智能化和微型化的新階段。其功能進一步擴大，除了測量頻率、頻率比、周期、時間、相位、相位差等基本功能外，還具有自撿、自校、自診斷、數(shù)理統(tǒng)計、計算方均根值、數(shù)據(jù)存儲和數(shù)據(jù)通信等功能。此外，還能測量電壓、電流、阻抗、功率和波形等。

　　從國內(nèi)外研究現(xiàn)狀來看，數(shù)字頻率計的主要實現(xiàn)方法有直接式、鎖相式、直接數(shù)字式三種。直接式的優(yōu)點是速度快、相位噪聲低，但結(jié)構(gòu)復雜、雜散多，一般只應用在地面雷達中。鎖相式的優(yōu)點是相位同步自動控制，制作頻率高，功耗低，容易實現(xiàn)系列化、小型化、模塊化和工程化。直接數(shù)字式的優(yōu)點電路穩(wěn)定、精度高、容易實現(xiàn)系列化、小型化、模塊化和工程化。

　　隨著單片鎖相式數(shù)字頻率計的發(fā)展，鎖相式和數(shù)字式容易實現(xiàn)系列化、小型化、模塊化和工程化，性能也越來越好，已逐步成為兩種最為典型，用處最為廣泛的數(shù)字頻率計。

　　數(shù)字頻率計可用純硬件實現(xiàn)法(可選的器件有通用的SSI/MSI/LSI集成電路、專用集成電路、可編程邏輯器件等);也可用純軟件實現(xiàn)法(可選的平臺有PC機、單片機、 DSP器件等);一般考慮用軟硬件相結(jié)合的實現(xiàn)法，但是實現(xiàn)的頻率精度可能沒有純硬件實現(xiàn)的精確高，所以考慮用純硬件來實現(xiàn)。

　　數(shù)字頻率計是數(shù)字電路中的一個典型應用，隨著CPLD/FPGA(復雜可編程邏輯器件/現(xiàn)場可編程門陣列)的廣泛應用，以EDA工具作為開發(fā)手段，運用Verilog HDL語言。將使整個系統(tǒng)大大簡化。提高整體的性能和可靠性。用基于Verilog HDL語言設計數(shù)字頻率計：數(shù)字頻率計是數(shù)字電路中的一個典型應用，隨著CPLD/FPGA(復雜可編程邏輯器件/現(xiàn)場可編程門陣列)的廣泛應用，以EDA工具作為開發(fā)手段，運用Verilog HDL語言。將使整個系統(tǒng)大大簡化。提高整體的性能和可靠性。用Verilog HDL語言在CPLD/FPGA器件上實現(xiàn)一種32 b數(shù)字頻率計測頻系統(tǒng)，能夠用LCD12864顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進行測量。具有體積小、可靠性高、功耗低的特點。

　　基于高速串行BCD碼除法的數(shù)字頻率計：采用Verilog HDL編程設計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和LCD12864顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。在不更改硬件電路的基礎上，對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點。

　　參考文獻

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　　三、課題研究的內(nèi)容、方法和預期目標：

　　研究內(nèi)容：

　　敘述了課題的研究背景，簡單介紹了當前數(shù)字頻率計的實現(xiàn)形式和發(fā)展情況以及Quartus II軟件開發(fā)環(huán)境及51開發(fā)軟件keil。然后主要是數(shù)字頻率計的理論研究。從原理上理解、分析、研究數(shù)字頻率計，并做了仿真。結(jié)合課題的要求做數(shù)字頻率計設計與研究。

　　研究方法：利用Quartus II開發(fā)環(huán)境利用Verilog HDL硬件描述語言對FPGA的各個模塊進行設計，利用keil軟件對8051 IP Core進行編程，對頻率計進行設計仿真研究。

　　預期目標：

　　1.研究數(shù)字頻率計的基本理論、實現(xiàn)方法。通過學習數(shù)字頻率計的結(jié)構(gòu)、設計理論，掌握各種數(shù)字頻率計的原理和特性，為設計實現(xiàn)數(shù)字頻率計奠定理論基礎。

　　2. 研究FPGA及51單片機的結(jié)構(gòu)以及使用方法。熟悉Quartus II軟件及keil軟件的開發(fā)環(huán)境，了解單片機的使用技巧。

　　3. 在Quartus II9.0環(huán)境下設計各種數(shù)字系統(tǒng)，并研究各種數(shù)字系統(tǒng)的設計方法，主要是32位計數(shù)器和鎖存器，以及在FPGA中嵌入8051 IP Core的實現(xiàn)及編程方法。

　　4. 通過Quartus II9.0軟件設計，運用所設計的各個模塊的數(shù)字電路進行系統(tǒng)組裝。編譯后并下載到FPGA芯片中，各個模塊進行測試，歸納總結(jié)數(shù)字系統(tǒng)的設計方法與理論。

　　5.整機調(diào)試，觀察整機系統(tǒng)工作的協(xié)調(diào)性級穩(wěn)定性，以及誤差分析。

　　四、 所需儀器設備、材料情況：

　　計算機，與論文有關的期刊、文獻、實驗箱。

　　五、課題分階段的進度計劃

　　1 20XX.9.2-9.30 查閱、搜集資料，研究搜集的資料; 資料搜集齊全

　　2 20XX.10.1-12.30 撰寫開題報告論文開題; 完成開題報告

　　3 20XX.3.2-3.28 全面細致的研讀，精選資料，撰寫論文提綱和文體框架; 完成提綱和框架

　　4 3.29-4.18 豐富論文內(nèi)容，完成論文初稿; 完成論文初稿

　　5 4.19-4.25 畢業(yè)論文中期檢查 完成檢查總結(jié)

　　6 4.26-5.9 修改論文，并撰寫讀書筆記; 按期完成

　　7 5.10-5.23 進一步改進和修改論文，定稿打印; 論文定稿上交

　　8 5.24-6.6 進一步完善論文的細節(jié)，并準備論文答辯; 完成答辯提綱

　　9 6.7-6.18 提交畢業(yè)論文的所有資料，準備進行答辯; 順利答辯

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