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基于CPLD的系統中I2C總線的設計
摘要：在介紹Ｉ２Ｃ總線協議的基礎上，討論了基于ＣＰＬＤ的系統中Ｉ２Ｃ總線的設計技術，并結合工程實例設計了Ｉ２Ｃ總線ＩＰ核，給出了部分源代碼和仿真結果。Ｉ２Ｃ總線是ＰＨＩＬＩＰＳ公司推出的新一代串行總線，其應用日漸廣泛?１～２?。目前許多單片機都帶有Ｉ２Ｃ總線接口，能方便地實現Ｉ２Ｃ總線設計；對沒有Ｉ２Ｃ總線的微控制器（ＭＣＵ），可以采用兩條Ｉ／Ｏ口線進行模擬。在以單片機為ＭＣＵ的系統中很容易實現Ｉ２Ｃ總線的模擬擴展，有現成的通用軟件包可以使用?２～３?。
對有些基于ＣＰＬＤ的系統，要與帶有Ｉ２Ｃ總線接口的外圍器件連接，實現起來相對復雜一些。為實現系統中的Ｉ２Ｃ總線接口，可以另外引入單片機，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的專用Ｉ２Ｃ總線擴展器）進行擴展，但這樣會增加系統成本，使系統冗余復雜。像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有專用的基于ＣＰＬＤ器件的Ｉ２Ｃ總線ＩＰ核，但這些ＩＰ核的通用性不強，需要的外圍控制信號較多，占用系統很大的資源，因此直接采用這種ＩＰ核不可取。
鑒于此，依照Ｉ２Ｃ總線協議的時序要求，在基于ＣＰＬＤ的系統中開發了自己的Ｉ２Ｃ總線ＩＰ核。對于一些帶有Ｉ２Ｃ總線接口的外圍器件較少、對Ｉ２Ｃ總線功能要求較簡單的ＣＰＬＤ系統，自主開發ＩＰ核顯得既經濟又方便。
１ Ｉ２Ｃ總線的協議
Ｉ２Ｃ總線僅僅依靠兩根連線就實現了完善的全雙工同步數據傳送：一根為串行數據線（ＳＤＡ），一根為串行時鐘線（ＳＣＬ）。該總線協議有嚴格的時序要求。總線工作時，由時鐘控制線ＳＣＬ傳送時鐘脈沖，由串行數據線ＳＤＡ傳送數據�？偩�傳送的每幀數據均為一個字節（８ ｂｉｔ），但啟動Ｉ２Ｃ總線后，傳送的字節個數沒有限制，只要求每傳送一個字節后，對方回應一個應答位（Ａｃｋｎｏｗｌｅｄｇｅ Ｂｉｔ）。發送數據時首先發送數據的最高位（ＭＳＢ）。
Ｉ２Ｃ總線協議規定，啟動總線后第一個字節的高７位是從器件的尋址地址，第８位為方向位（“０”表示主器件對從器件的寫操作；“１”表示主器件對從器件的讀操作），其余的字節為操作的數據�？偩�每次傳送開始時有起始信號，結束時有停止信號。在總線傳送完一個或幾個字節后，可以使ＳＣＬ線的電平變低，從而使傳送暫停。
圖１列出了Ｉ２Ｃ總線上典型信號的時序，圖２表示Ｉ２Ｃ總線上一次完整的數據傳送過程。
依據Ｉ２Ｃ總線的傳輸協議，總線工作時的具體時序如下：
起始信號（Ｓ）：在時鐘ＳＣＬ為高電平期間，數據線ＳＤＡ出現由高電平向低電平的變化，用于啟動Ｉ２Ｃ總線，準備開始傳送數據；
停止信號（Ｐ）：在時鐘ＳＣＬ為高電平期間，數據線ＳＤＡ出現由低電平向高電平的變化，用于停止Ｉ２Ｃ總線上的數據傳送；
應答信號（Ａ）：Ｉ２Ｃ總線的第９個脈沖對應應答位，若ＳＤＡ線上顯示低電平則為總線“應答”（Ａ），若ＳＤＡ線上顯示高電平則為“非應答”（／Ａ）；
數據位傳送：Ｉ２Ｃ總線起始信號或應答信號之后的第１～８個時鐘脈沖對應一個字節的８位數據傳送。在脈沖高電平期間，數據串行傳送；在脈沖低電平期間，數據準備，允許總線上數據電平變化。
２ 應用實例
２．１ 實例模型介紹
現舉某應用實例，要求對顯示器的視頻信號進行采集、處理和再顯示，整個系統采用ＣＰＬＤ器件進行控制。信號采集采用Ａ／Ｄ公司的專用視頻采集芯片ＡＤ９８８３，該芯片在使用前需要依據實際的功能指標進行初始化。
初始化過程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ兩引腳進行。在系統中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,實現初始化：按照Ｉ２Ｃ總線協議向ＡＤ９８８３的１９個內部寄存器（０１Ｈ～１３Ｈ）寫入１９組固定的８位數據；第１４Ｈ寄存器為只讀型同步檢測寄存器，僅用于檢測幾個關鍵的數據設置。
可見該Ｉ２Ｃ總線模型如下：單主操作，只實現簡單的寫和讀操作（亦可只有寫操作，只是硬件調試的時候會麻煩些），寫地址連續，沒有競爭和仲裁，是很簡單的Ｉ２Ｃ總線系統。由此設計了如圖３所示的ＩＰ核。其中，ＲＥＳＥＴ為復位信號，ＣＬＫ為系統時鐘。
為了軟件仿真方便，把雙向數據線ＳＤＡ用分離的兩條線模擬：ＳＤＡ為數據輸出，ＳＤＡＡＣＫ為ＳＤＡ的應答信號。軟件仿真成功后，只要把ＳＤＡ設置為雙向，稍微修改一下程序就可以向ＣＰＬＤ器件下載，進行實際應用。
對ＡＤ９８８３內部地址連續的寄存器進行初始化，Ｉ２Ｃ總線上傳輸的時序信號依次為：開始信號（Ｓ）；從器件地址和寫操作位（ＳＬＡＷ）；內部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；寫入基地址的數據（Ｄａｔａ０）；寫入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的數據（Ｄａｔａ１）；寫入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的數據（Ｄａｔａ２）；……；寫入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的數據（Ｄａｔａ１８）；停止信號（Ｐ）。
針對ＡＤ９８８３，如果電路中的Ａ０引腳?５５＃?接電源，則ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依據實際需要寫入的初始化數據。
２．２ ＩＰ核程序的編寫
整個程序用ＶＨＤＬ語言編制，ＳＣＬ輸出時鐘的設計是基于ＣＬＫ輸入時鐘的６４分頻的。程序由三個狀態組成：開始（ＳＴＡＲＴ）、轉換（ＳＨＩＦＴ）和應答（ＡＣＫ）。狀態定義如下：
ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ?ｓｔａｒｔ?ｓｈｉｆｔ?ａｃｋ??
ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ?ｓｔａｔｅｓ?
下面給出部分進程的源代碼以供參考。
２．２．１開始信號的產生
ＰＲＯＣＥＳＳ?ｃｌｋ
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